一、课程介绍：

Xilinx FPGA的Vivado Design Suite设计软件，以其直观便捷的设计界面和丰富的工具，成为FPGA最主流的设计工具和国内EDA厂家竞相效仿的FPGA设计工具链。现在其产品和工具经过不断更新叠代，器件从边缘端到服务器端，从逻辑电路到SOC&RFSOC和ACAP AI，从ZYNQ到UltraScale和Versal，设计工具形成了从硬件Vivado到软件Vitis，到系统制作Petalinux，到模型和算法工具Vitis Model Composer，覆盖了FPGA应用和设计的方方面面。

Vivado以其丰富的IP和直观人性化的BD界面，有着项目设计与非项目设计两种开发流程，以适应你的具体需求。时钟约束和各种专属时钟资源让你设计时钟网络得心应手，而各种详尽的时序和资源分析报告，可以让你迅速定位自己的问题和提高设计的可靠性和利用率。Vivado综合策略可以让你控制整个设计的元件映射和布局布线的整个过程和细节，动态交换技术DFX让你实现部分硬件逻辑可重新配置，提高FPGA功能多样化与错时利用率。TCL脚本让你设计更加轻松与可定制化，编译综合高效化。

本次课程涵盖了以上FPGA技术，亮点如下：

► 深入浅出地介绍时钟设计和时序优化，揭示时序违例的实质与解决方案。

► 使用Vivado编译中的各种综合策略，从映射、布线和布局中进一步优化时序

► 增量设计与动态交换DFX设计让你既保留了高质量的基设计，又发挥了FPGA硬件可重构的特点，灵活载入可配置模块，提高了资源利用率。

► 采用TCL脚本和非项目设计，让设计和流程更有针对性，进一步提高了工作效率。

► 高级综合语言HLS通过用高级语言C/C++直接生成RTL，大幅提升FPGA项目及IP核的开发效率，并借用C语言库函数的概念简化设计。

► 使用AI大模型与智能体工具，可以极大地提高Verilog学习和编程效率。

我们探讨了不同的应用工具和不同的模型，比较了这些工具的易用性和模型的优缺点，尤其是VS code的多种AI编程插件Roo Code、Claude、Cline的应用与比较，从Python、Verilog到Vivado、Vitis几个具体的项目的实操，让我们迅速熟悉和掌握AI编程技术，学员可以从中选择一款适合自己的AI工具，借助AI提升自己的技术水平，让FPGA开发变得更轻松而有效率，加速项目从概念到部署的全流程。

课程讲师来自行业头部企业的FPGA领域科研和教学一线，具有扎实的理论功底和丰富的实践经验。课程内容结合了讲师本人多年的科研工作经验和教学经验，通过精心设计的教程和虚拟机开发板的实操练习，让学员对理论有更深入直观的理解，也能够跟随老师的安排动手调试和设计，便于将知识融会贯通。

二、协办单位：中国高科技产业化研究会智能信息处理分会

三、主办单位：

北京中际孚歌科技有限公司

北京中际赛威文化发展有限公司

四、研修时间：2026年5月22 – 23日（两天授课）

五、研修地点：北京

六、培训对象：

本课程适合于正在FPGA领域进行学习和科研，希望全面掌握FPGA硬件设计和工具链Vivado的工程师、教师和学生

七、工具平台，培训课程使用的软硬件工具由培训方提供：

硬件平台：基于Zynq-7020 (PYNQ-Z2)与Zynq UltraScale+ MPSoC (KV260)的嵌入式FPGA开发平台。

软件平台：虚拟机Ubuntu20.04、Vivado 2021.2、VS Code、Trae、Antigravity。

八、课程大纲:

第一部分   Xilinx FPGA的底层结构

逻辑物理是实现一切设计的基础，也应是寻找错误出现的地方，了解它们有助于我们更有效地实现设计要求。我们将通过Vivado工具了解FPGA内部组件LUT、Mux、Carry、FF、SLICE、CLB、DSP、RAM、SLR和时钟资源Clock Region、PLL、MMCM、BUFG、BUFH和BUFR等组件功能和应用，这样我们可以在设计中有针对性地使用它们达到更有效地使用资源，避免出现错误。

介绍Vivado开发流程和使用技巧，解析Vivado软件界面、IP库、BD原理图形式，项目开发流程：创建工程、IP核、BD设计、仿真、综合、实现和下载，时序与管脚约束XDC，分析设计工具：BD图、逻辑视图、布局视图、时序分析、脚本技术、分析报告，软件综合选项和内嵌语言原语模板的应用。

第二部分   时钟设计与时序收敛

讲解时钟约束、时钟资源、时序报告理解、Schematic实现和Floorplanning实现。从时钟约束层、资源合理分布层、时序报告理解层、元件映射层到布线布局约束层分析优化时序，以达到从设计到实现的彻底统一。

讲解并实操优化一个因逻辑设计不当引起的时序违例项目。

第三部分   综合策略

综合是Vivado设计实现的具体流程。设计裕量较大时不需要考虑这些，如果设计裕量较小时，则需要使用正确的策略来实现。它决定了RTL如何映射到何种器件，逻辑如何分布，调用什么样的存储和计算资源，如何布局布线。综合策略涉及流程各个阶段：设计优化、功率优化、布局、布局后优化、布局后功率优化、布线、布线后优化，在这些阶段中可以使用各种指令使得编译工具实现最合理地资源分配，达到设计意图。

讲解实操采用不同的综合策略对一个时序违例项目的作用与影响，从而掌握对项目正确设置综合策略指令，以达到时序收敛的目的。

第四部分   IP核设计

IP核：以任意信号发生器项目为例讲解实现创建IP核、打包调用IP核、配置逻辑分析仪ILA和虚拟输入输出VIO IP核用于调试，BD设计，编译完成输出，下载后用VIO模拟输出，ILA观察输出信号。

RTL IP核：RTL IP核有着易于修改的特点，在IP核设计未固化时特别有用，还可以方便地在BD设计中引用原语。

IP库：Vivado中有众多成熟的IP核资源，讲解ZYNQ、DSP、FFR、MEM、PLL、MMCM、ILA、VIO等配置使用。

第五部分   非项目开发模式

FPGA非项目开发模式（Non-Project Mode） 通过脚本（如TCL）直接驱动工具链，可以实现从综合、布局布线到比特流生成全流程自动化，节约GUI内存开销资源，缩短时序收敛周期和迭代时间，方便实现模块复用。

讲解并实操一个使用非项目开发模式解决时序违例项目，有针对性地修改约束条件，快速实现时序收敛，导入任意阶段的dcp中间文件，缩短编译时间。

第六部分   高级综合语言HLS

HLS通过直接用高级语言C/C++生成Verilog，并利用HLS库和模板，极大地提升RTL编程效率，降低了开发难度，加快了项目进度。

讲解和实操利用HLS语言和库函数生成矢量运算IP核和图像处理IP核，结合DMA和VDMA，实现高速运算和图像处理。

第七部分   动态功能交换设计DFX

FPGA可以锁定一部分硬件逻辑分区作为基设计，而另一部分硬件逻辑分区PD可以根据需要灵活加载不同的模块RM，这样对于不是同时使用的模块可以最大化地利用FPGA的硬件逻辑资源。

分别讲解实操RTL和BDC两种DFX项目，了解掌握FPGA DFX技术，实现FPGA硬件资源的高效利用。

第八部分   AI辅助编程

AI大模型技术的发展，越来越成为编程人员不可或缺的助手，我们介绍了不同的AI工具和AI模型编程智力程度和工作方式，让学员对AI有一个全面的认识，并选择一款适合自己的AI工具。对于Verilog语法学习、编程、补全、纠错和规范、Testbench的生成，都有着极大地帮助，使得编程不再像原来那样依赖人的手工输入，还可以让编程变成了一场与AI的对话，降低了入门的门槛，减轻了编程的压力。智能体的运用，更是可以有望实现从Verilog编程到测试的自动化过程。

实操若干AI自动编程实例，比较模型的聪明度，运用智能体，体会从编程到测试的全自动化过程实现。

九、主讲专家：

DR.Wang，博士，中兴、华为公司资深研发专家，历任国家轨道交通实验室技术总监、美资Oplink光联通讯公司研发总监、港资英海威光电通信公司技术总监、美资Lumentum公司高级研发经理、中兴通信公司大项目经理、华为公司资深硬件专家，长期在国内外头部企业从事研发和管理工作，实战经验丰富，同时兼任多家大学教授，对于FPGA授课培训有成熟独特的方式体系，深受学员好评。

十、培训费用及注意事宜：

1、培训费：3990元/人 (含培训费、午餐费、讲义资料费等)。

2、培训期间食宿统一安排，费用自理。

3、收款、开发票、培训会务工作由北京中际孚歌科技有限公司负责。

十一、证书颁发： 培训结束后由主办单位向学员颁发结业证书。

十二、课程咨询：010-64113137