一、课程介绍：
随着业界对以FPGA为核心的应用系统性能指标需求的不断提高，FPGA时序约束与分析成为设计中不可或缺的重要环节。本课程从FPGA开发的角度，对静态时序分析基本概念、时序约束、时序Closure方法进行梳理和总结，结合FPGA电路固有的结构特性，使学员能够更深刻的理解FPGA设计中涉及到的时序问题。
FPGA时序分析与优化课程实质上是对FPGA结构资源、设计流程、设计工具和设计方法的归纳、总结与升华，使学习者透过表面现象看到FPGA技术的实质，从而为掌握FPGA高级设计技术，实现复杂数字系统打下坚实的基础。
课程讲师来自相关领域科研一线，具有扎实的理论功底和丰富的实践经验。课程内容结合了国外同类培训课程内容和培训讲师的科研教学实践，理论丰富，实验合理，具有非常强的系统性和实用性，可以引导学员快速提高FPGA时序分析与优化水平，更快创建设计，缩短开发时间，降低开发成本。
课程讲授和指导学员动手实验并重，讲解原理将通过实验来验证说明，不仅加深学员的随堂理解，也可以为学员以后的工程实现提供一份参考模版。
二、主办单位：
北京中际孚歌科技有限公司
北京中际赛威文化发展有限公司
三、研修时间：2026年7月17–18日 （两天授课）
四、研修地点：北京
五、培训对象：
课程适合于使用Xilinx公司FPGA器件进行科研和产品开发的工程技术人员，也适合于相关专业领域具有相当水平的教师和研究生。
六、工具平台：高性能PC机，Vivado2023.1以上版本
七、课程大纲:
1、FPGA器件的时序特点
主要讲述FPGA原理以及RTL开发及优化，计划3学时，主要包括以下内容：
1.1 FPGA的基本结构、资源与设计原理
1.2 FPGA电路的时序特点分析
1.3 FPGA应用开发设计流程（基于Vivado）
1.4 时序驱动的可综合RTL设计与优化
2、静态时序分析基础
主要讲述静态时序分析的基本理论基础，计划3学时，主要包括以下内容：
2.1 从基本电路层面深入分析数字电路功能、性能特性、时序参数。
2.2 静态时序分析原理、关键路径解读和常用优化的方法精讲
2.3 深入分析时钟特性、同步异步设计、亚稳态、复位及CDC策略
3、时序约束设计方法
主要讲述时序约束设计，计划3学时，主要包括以下内容：
3.1 常见的时钟约束方法分析
1) 主时钟约束
2) 衍生时钟PLL 分频约束、计数时钟额约束、输出时钟约束
3) 高速收发器时钟约束
4) 时钟组关系约束
3.2 输入与输出的约束分析
1) Input dely 约束
2) Ouput dely 约束
3) DDR 接口的约束方法
3.3 多周期约束分析
1) 同时钟多周期约束
2) 同频异相多周期约束
3) 不同频率，快时钟到慢时钟约束方法
4) 不同频率，慢时钟到快时钟约束方法
3.4 虚拟时钟约束分析
3.5 虚假路径约束分析
3.6 最大最小延时约束分析
3.7 具体案例分析
4、系统级时序设计与收敛（3学时）
基于复杂案例实践系统级时序设计与收敛方法，计划3学时，主要包括以下内容：
4.1 Vivado report详解
4.2 Timing closure流程与优化
4.3 工程实践环节
八、主讲专家：
潘老师，二十余年的多家国内外FPGA、SoC企业工作背景及多年的授课经验，主要从事多核异构系统的产品定义、前端设计、核心关键信号处理算法的硬件实现等方面工作，负责和参与过多个大规模FPGA、SoC设计开发项目，及面向不同行业的应用开发项目，目前已经有多款产品实现量产，产生了巨大的商业价值。
九、培训费用及注意事宜：
1、培训费：3990元/人 (含培训费、午餐费、讲义资料费等)。
2、培训期间食宿统一安排，费用自理。
3、收款、开发票、培训会务工作由北京中际孚歌科技有限公司负责。
十、证书颁发：培训结束后由主办单位向参会单位学员颁发结业证书。
十一、课程咨询：010-64113137